21ic訊 賽靈思公司 （Xilinx, Inc.）日前宣布推出三款對(duì)構(gòu)建低成本高靈活性可編程 3G+/4G 無(wú)線基站至關(guān)重要的關(guān)鍵互聯(lián)功能 IP ——賽靈思Serial RapidIO Gen 2 v1.2 終端LogiCORE™ IP、JESD204 v1.1 LogiCORE IP以及CPRI v4.1 LogiCORE IP，所有這三款產(chǎn)品均支持各類互聯(lián)標(biāo)準(zhǔn)，可幫助開(kāi)發(fā)人員在構(gòu)建具有更高系統(tǒng)容量的新型無(wú)線網(wǎng)絡(luò)設(shè)備時(shí)，克服各種設(shè)計(jì)挑戰(zhàn)。

隨著無(wú)線寬帶數(shù)據(jù)用戶數(shù)量的增長(zhǎng)以及寬帶使用需求的持續(xù)增溫， 現(xiàn)今的無(wú)線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)設(shè)備已經(jīng)無(wú)法滿足需求。預(yù)計(jì)2015 年， 移動(dòng)寬帶用戶將從 2010 年的 5.6 億上升到21 億，平均移動(dòng)寬帶網(wǎng)絡(luò)互聯(lián)速度將從 2010 年的 1 Mbs 提升至 2015 年的 5 Mbs，在此情況下，賽靈思的 LogiCORE IP將幫助設(shè)計(jì)者解決更高系統(tǒng)帶寬需求所帶來(lái)的各種挑戰(zhàn)，同時(shí)幫助其實(shí)現(xiàn)更低的成本、更高的靈活性和集成度。

賽靈思互聯(lián)IP 支持新一代無(wú)線基礎(chǔ)架構(gòu)
Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP （第二代串行RapidIO v1.2 終端LogiCORE IP）符合 RapidIO 行業(yè)協(xié)會(huì)的 RapidIO Gen 2.2 規(guī)范，是業(yè)界第一款可在 1x/2x/4x 基帶寬度下支持高達(dá) 6.25G 線速率的真正 Gen 2.2軟 IP。該 IP 包括一個(gè)經(jīng)過(guò)優(yōu)化的高度靈活的 Serial RapidIO 物理層內(nèi)核和一個(gè)邏輯 (I/O) 與傳輸層內(nèi)核，并得到 7 系列 FPGA 和 Virtex®6 FPGA 的支持，同時(shí)配套提供可配置緩存設(shè)計(jì)、參考時(shí)鐘模塊、復(fù)位模塊和配置架構(gòu)參考設(shè)計(jì)，可讓設(shè)計(jì)人員根據(jù)特定應(yīng)用靈活選擇功能模塊。該 IP 核還能將 FPGA/CPU/DSP 多處理器群的數(shù)據(jù)帶寬速度提高一倍，以便在無(wú)線基礎(chǔ)設(shè)施等系統(tǒng)中實(shí)現(xiàn)復(fù)雜的算法和信號(hào)處理功能，進(jìn)而應(yīng)對(duì)不斷增長(zhǎng)的系統(tǒng)數(shù)據(jù)吞吐量。

CPRI v4.1 LogiCORE IP符合CPRI （Common Public Radio Interface，通用公共無(wú)線接口 ） v4.2 標(biāo)準(zhǔn)規(guī)范，是REC（Radio Equipment Controllers， 無(wú)線設(shè)備控制器） 或基帶卡一個(gè)或多個(gè)無(wú)線設(shè)備單元（射頻卡）之間互聯(lián)的最佳選擇。隨著分布式基站以及基于云的 RAN（無(wú)線接入網(wǎng)）概念的悄然升起，越來(lái)越多的用戶更傾向于通過(guò)無(wú)線中頻來(lái)獲得最佳容量和覆蓋范圍，CPRI 協(xié)議通過(guò)遠(yuǎn)程部署遠(yuǎn)端射頻單元可實(shí)現(xiàn)分布式基站。該 IP提供了可在單個(gè)高效協(xié)議中支持?jǐn)?shù)字中頻I/Q 數(shù)據(jù)、數(shù)字中頻單元管理和同步的最佳實(shí)現(xiàn)方案。由于得到了7 系列 FPGA 的支持，賽靈思 CPRI v4.1 LogiCORE IP可將無(wú)線射頻拉遠(yuǎn)（remote radio head）的互聯(lián)帶寬翻倍到 9.8G，從而有效提升了系統(tǒng)數(shù)據(jù)容量。

由于系統(tǒng)數(shù)據(jù)吞吐量不斷提高促使數(shù)據(jù)轉(zhuǎn)換器的采樣率快速提升，在這種情況下，賽靈思 JESD204B v.1.1 LogiCORE IP 使用1/2/4高速串行接口鏈路逐漸取代數(shù)據(jù)轉(zhuǎn)換器的寬并行接口，來(lái)解決 IO 局限性并降低 PCB 布局成本及復(fù)雜性。JESD204 v1.1 LogiCORE IP 核是業(yè)界首個(gè)符合聯(lián)合電子器件工程委員會(huì) (JEDEC) JESD204B 標(biāo)準(zhǔn)的軟 IP 核，該標(biāo)準(zhǔn)描述了數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的串行數(shù)據(jù)接口和鏈接協(xié)議。該 IP 核得到了 7 系列 FPGA 的支持，可配置用作 JESD204B 發(fā)射器以連接 DAC 器件，也可用作 JESD204B 接收器以連接 ADC 器件。

Serial RapidIO Gen 2 v1.2，CPRI v4.1和JESD204B v1.1 LogiCORE IP核隨賽靈思的ISE® 13.3 設(shè)計(jì)套件同步推出，并可進(jìn)行免費(fèi)評(píng)估。