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臺積電中科太陽能廠年底蓋

晶圓代工龍頭臺積電（2330）新事業(yè)總經(jīng)理蔡力行昨（21）日證實，臺積電與美商Stion達(dá)成策略聯(lián)盟后，今年底前，就會在中科興建臺積電薄膜太陽能電池廠，并在南科興建太陽能發(fā)電廠支援當(dāng)?shù)?2吋廠Fab14用電。蔡力行

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2010-06-22

臺積電太陽能 ST
聯(lián)電爾必達(dá)力成合攻3D IC

聯(lián)電（2303）、爾必達(dá)（Elpida）及力成（6239）昨（21）日宣布，三方將結(jié)合在三維（3D）IC的設(shè)計、制造與封裝等優(yōu)勢，投入開發(fā)整合邏輯芯片及動態(tài)隨機(jī)存取內(nèi)存（DRAM）的3D IC完整解決方案，并導(dǎo)入聯(lián)電的28奈米制程生

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2010-06-22

DRAM 聯(lián)電爾必達(dá) IC
聯(lián)電：3D IC會全面擴(kuò)及各應(yīng)用拼完整解決方案

晶圓代工業(yè)者聯(lián)電(2303)執(zhí)行長孫世偉于今(21)日表示，聯(lián)電將以自身在先進(jìn)邏輯制程上的技術(shù)優(yōu)勢，與日商Elpida、力成(6239)等兩大業(yè)者在3D IC領(lǐng)域上進(jìn)行廣泛的技術(shù)合作，且預(yù)計會以TSV(Through-Silicon Via,直通硅晶穿

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2010-06-22

聯(lián)電制程技術(shù) PID IC
以測試工序提高SRAM制造誤差容限，東京大學(xué)與STARC開發(fā)

對晶體管制造誤差導(dǎo)致的SRAM工作不穩(wěn)定性，在芯片制造后的測試工序上加以改善的方法，由東京大學(xué)研究生院工學(xué)系研究科電氣系工學(xué)專業(yè)副教授竹內(nèi)健的研究小組與日本半導(dǎo)體理工學(xué)研究中心（STARC）聯(lián)手開發(fā)成功。該項成

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2010-06-22

晶體管 SRAM RC ST
東芝等開發(fā)出三維FPGA，將SRAM層積在邏輯IC上使芯片面積減半

東芝在半導(dǎo)體制造技術(shù)相關(guān)國際會議“2010 Symposium on VLSI Technology”上宣布，其與日本CovalentMaterials、美國Tier Logic Inc.以及TeiTechnology共同在CMOS邏輯電路上以非晶硅TFT技術(shù)實現(xiàn)了SRAM的三維積層，即“

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2010-06-22

FPGA 芯片東芝 SRAM
東京大學(xué)等在厚度不到10μm的晶圓上形成FeRAM和邏輯電路

東京大學(xué)在半導(dǎo)體制造技術(shù)國際會議“2010 Symposium on VLSITechnology”上宣布，該公司與富士通微電子（現(xiàn)富士通半導(dǎo)體）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半導(dǎo)體晶圓上形成

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2010-06-22

晶圓金屬 RAM 邏輯電路
Cadence宣布與臺積電在28奈米先進(jìn)制程最新合作

益華計算機(jī)(Cadence)宣布其TLM (transaction-level modeling) 導(dǎo)向設(shè)計與驗證、 3D IC 設(shè)計實現(xiàn)，以及整合 DFM 等先進(jìn) Cadence 設(shè)計技術(shù)與流程，已經(jīng)融入臺積電(TSMC)設(shè)計參考流程11.0版中。同時 Cadence也宣布支持

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2010-06-22

先進(jìn)制程 LM CADENCE 臺積電
亞穩(wěn)態(tài)的錯誤率分析

如圖3.30所示，采用ACTEL ACT-1門陣列實現(xiàn)的電路，當(dāng)輸入電壓變化時，其輸出產(chǎn)生脈沖的概率有多大？簡單應(yīng)用同步邏輯理論，它永遠(yuǎn)也不會發(fā)生。但現(xiàn)在我們會更好地理解這個問題了。首先檢查最壞情況下建立時間：TPD=9

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2010-06-22

ACTEL 電路 BSP HZ
數(shù)字觸發(fā)器原理與亞穩(wěn)態(tài)特性

圖3.29是一個簡化的數(shù)字觸發(fā)器原理圖。在這個例子中，為放大器提供了對稱的正、負(fù)電壓。正反饋電路把電容C上的任何正電壓驅(qū)動到電源正電壓，或者把電容C上的任何負(fù)電壓驅(qū)動到電源負(fù)電壓。當(dāng)用時鐘驅(qū)動時，電路會穩(wěn)定

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2010-06-22

放大器電平數(shù)字觸發(fā)器 BSP
采用鎖相環(huán)的時間調(diào)整

圖3.24給出了CADILLAC時鐘相位調(diào)整電路的框圖。對于大規(guī)模生產(chǎn)測試，可能值得構(gòu)造這樣的電路。對于普通的實驗測試，則太麻煩了。電路將總線時鐘進(jìn)行N分頻，然后通過一個-頻率比較器把它與一個同樣經(jīng)過N分頻的本地振蕩

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2010-06-22

時鐘鎖相環(huán) 相移
時鐘相位調(diào)整的簡單電路

圖3.23所示的電路，是一個16進(jìn)制的反相器，用于產(chǎn)生30~160NS的延遲。每一級的延遲時間是5~35NS，具體數(shù)值由可變電阻的值決定。每一級的延遲時間不應(yīng)該超過時鐘周期的12%，以保重穩(wěn)定工作。通過調(diào)整延遲級數(shù)（2或4）并

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2010-06-22

時鐘電路相位同軸電纜
聯(lián)電與力成及爾必達(dá)28奈米TSV技術(shù)合作最快2012年量產(chǎn)

晶圓代工大廠聯(lián)電(2303-TW)今天與DRAM模塊廠力成(6239-TW)日本爾必達(dá)(Elpida)(6665-JP)共同宣布針對包括28奈米先進(jìn)制程直通硅晶穿孔(TSV)整合技術(shù)進(jìn)行合作。聯(lián)電執(zhí)行長孫世偉表示，有鑒于摩爾定律的成長已經(jīng)趨緩

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2010-06-21

DRAM 聯(lián)電爾必達(dá) IC
簽訂3D IC技術(shù)合約蔡篤恭：技術(shù)到位后自然有市場需求

力成董事長蔡篤恭今日表示，只要3D IC的TSV技術(shù)率先達(dá)成熟階段，市場需求自然會浮現(xiàn)。(巨亨網(wǎng)記者蔡宗憲攝) 日本DRAM晶圓大廠爾必達(dá)(6665-JP)，臺灣晶圓代工大廠聯(lián)電(2303-TW)以及DRAM封測大廠力成(6239-TW)今(21

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2010-06-21

DRAM 聯(lián)電爾必達(dá) IC
聯(lián)電、爾必達(dá)、力成宣布連手開發(fā)TSV 3D IC技術(shù)

隨著半導(dǎo)體微縮制程演進(jìn)，3D IC成為備受關(guān)注的新一波技術(shù)，在3DIC時代來臨下，半導(dǎo)體龍頭大廠聯(lián)華電子、爾必達(dá)(Elpida)和力成科技將于21日，一起召開記者會對外宣布共同開發(fā)硅穿孔(TSV)3D IC制程。據(jù)了解，由聯(lián)電以邏

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2010-06-21

內(nèi)存聯(lián)電爾必達(dá) IC
力晶首季銷售激增逾8成躍居全球第5大DRAM供應(yīng)商

研究機(jī)構(gòu)iSuppli表示，力晶2010年首季銷售季成長81%，已躍居全球第5大DRAM供應(yīng)廠。全球DRAM產(chǎn)業(yè)首季營收比前1季成長8.8%，根據(jù)iSuppli的資料，前5大DRAM廠約占全球整體DRAM產(chǎn)業(yè)營收的91%，前2大廠三星電子(SamsungEl

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2010-06-21

DRAM 三星電子海力士 ISUPPLI

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臺積電中科太陽能廠年底蓋

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