短波軟件無線電通信系統(tǒng)中的dsp技術 趙明忠(南京林業(yè)大學信息科學技術學院南京210037) 軟件無線電的基本思想是以一個通用、標準、模塊化的硬件平臺為依托，用軟件編程來實現(xiàn)無線電通信系統(tǒng)的各種功能，從基于硬件、面向用途的通信系統(tǒng)設計方法中解放出來。軟件無線電主要由天線、射頻前端、寬帶a／d-d／a轉(zhuǎn)換器、數(shù)字信號處理器（dsp）及各種軟件組成。dsp是軟件無線電的核心，他要完成全部基帶處理功能。

隨著無線通信頻段的升高，由于受硬件器件的制約，在實現(xiàn)理想軟件無線電過程中，有兩種演進結構即中頻數(shù)字化軟件無線電結構和基帶數(shù)字化軟件無線電結構。本文詳細討論一種采用中頻數(shù)字化軟件無線電結構的實用短波軟件無線電接收機中的數(shù)字信號處理技術。

1 短波軟件無線電接收機的硬件組成

短波軟件無線電接收機的硬件組成如圖1所示。

圖中射頻轉(zhuǎn)換模塊（rf）包括2個混頻器和相應的模擬濾波器，以產(chǎn)生合適的中頻寬帶信號；模／數(shù)轉(zhuǎn)換部分，采用了二中頻并行a／d轉(zhuǎn)換方案，所選芯片為ad9240；數(shù)字信號處理模塊中的數(shù)字下變頻部分，其完成的功能主要有：下變頻、濾除帶外噪聲、降低采樣率等。主要指標有動態(tài)范圍、抽取濾波器的性能、頻率分辨率和輸出信號的精度等。所選芯片為harris公司生產(chǎn)的hsp50016； 數(shù)字信號處理模塊中的數(shù)字信號處理部分，主要完成信息解調(diào)、控制射頻前端和接收面板cpu的控制信號等任務。我們要求該部分的微處理器芯片速度快、精度高及具有較多便捷的信息傳輸通路和通信端口。所選芯片為ti公司生產(chǎn)的tms320c31。信號接收過程為：天線接收到的高頻信號(15 khz~30 mhz)以后，與可調(diào)本地振蕩器(lo1頻率為：62.5~92.5 mhz)相混頻，得到期望的第一中頻信號(62.5 mhz)，再與本地固定振蕩器(lo2頻率為：62.5 mhz) 混頻產(chǎn)生第二中頻信號(2.5 mhz)。然后對此中頻信號用10 mhz的采樣率進行a／d并行采樣，采樣后的數(shù)字信號處理采用專門數(shù)字處理器件hsp50016和通用dsp芯片（tms320c31）聯(lián)合處理方式，在數(shù)字信號處理模塊，先采用數(shù)字下變頻器hsp50016對該數(shù)字信號進行下變頻、抽取，得到正交的2路i，q號，然后再根據(jù)面板發(fā)出的解調(diào)方式來對信號進行解調(diào)及信號分析等。解調(diào)后把信號送往d／a口，對fsk調(diào)制方式來說，解調(diào)后信號直接送出數(shù)據(jù)(data)。

2 短波軟件無線電接收機中的數(shù)字信號處理

2.1 數(shù)據(jù)流的輸入

參見圖1，在中頻2.5 mhz上以10 mhz的采樣率fs完成量化后，其14位的并行數(shù)據(jù)進入數(shù)字下變頻器hsp50016，hsp50016把fs=10 mhz的14位并行數(shù)據(jù)變?yōu)?4位的fs=39062.5 hz的行數(shù)據(jù)送到dsp的串行口。在dsp里，通過串口中斷接收這些數(shù)據(jù)。數(shù)據(jù)輸出時，dsp將處理后的上、下邊帶信號以fs=39062.5 hz采樣率分別送往各自的d／a。

hsp50016輸出數(shù)據(jù)的格式為先i后q，循環(huán)如此，每對數(shù)據(jù)的發(fā)送率是39.0625 khz(t=25.6 s)。udsp是通過串口中斷取得這些數(shù)據(jù)的。這就產(chǎn)生一個問題：udsp怎么知道當前取到的數(shù)據(jù)是i還是q呢

通過對hsp50016的分析，我們知道，i，q信號并非各占t／2。hsp50016發(fā)送i或q所需時間是由串口時鐘及數(shù)據(jù)長度決定的。我們定義hsp50016的串口時鐘為5 mhz(不能定義為2.5 mhz，因為信號的中心頻率為2.5 mhz ，而串口時鐘的幅度較大，這樣會有一部分時鐘信號滲漏到信號中，從而使解調(diào)的質(zhì)量大大下降。)，數(shù)據(jù)長度為24位，加上起始及停止位，共26位。

這樣發(fā)送i所需時間為：


hsp50016發(fā)送i，q數(shù)據(jù)與c31中斷及定時器計數(shù)值之間的時序關系如圖2所示

圖2(a)是hsp50016發(fā)送i，q數(shù)據(jù)的順序及時寬。
圖2(b)是hsp50016發(fā)送i，q數(shù)據(jù)的具體過程。
圖2(c)是dsp串口的接收過程及串口中斷的發(fā)出時機。
圖2(d)表示dsp響應串口中斷的過程及在i，q中斷期間定時器的記數(shù)情況。
根據(jù)式(1)及圖2所表示的邏輯關系，我們只要在程序中設置一個定時器即可區(qū)分出i或q信號。設定時器采用c31內(nèi)部時鐘(c31的工作頻率為60 mhz)，即計數(shù)頻率為15 mhz，則發(fā)送i時可計數(shù)：
5.2×15=78個 (2)
而發(fā)送q可計數(shù)：
20.4×15=306個 (3)
由式(2)、式(3)可得，當計數(shù)值＞200時，此時發(fā)送的數(shù)據(jù)為i(實際值應該在306左右)；反之則為q。

2.2 數(shù)據(jù)的處理與輸出

由前面的分析可得，每一對i，q數(shù)據(jù)的采樣間隔為25.6 μs。其中i中斷占時5.2μs，q中斷占時20.4 μs。而對信號進行處理時，必須等q到來之后才能進行處理。所以對信號的解調(diào)處理放在q中斷內(nèi)進行。而在i中斷內(nèi)，進行自動增益控制（agc）等運算。

中斷處理流程如圖3所示。

定時器timer0用于i，q判斷。
iorqjudgeflag用于表明第1次進中斷的i，q判斷無效。
2.3 上邊帶信號處理udsp主程序結構
由圖1可見，dsp收到