CADENCE

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Cadence為ARM高端移動IP套件提供完整的解決方案

ARM與Cadence合作，幫助設(shè)計(jì)人員使用ARM Cortex-A72處理器、ARM Mali-T880 GPU及ARM CoreLink CCI-500系統(tǒng)IP實(shí)現(xiàn)更快速的產(chǎn)品上市時(shí)間Cadence(Cadence Design Systems, Inc.)與ARM今天宣布，合作推出一個(gè)完整的系統(tǒng)

電子設(shè)計(jì)自動化
2015-02-04

ARM cadence ip套件
Cadence Sigrity 2015技術(shù)包，涵蓋新的產(chǎn)品、一項(xiàng)核心技術(shù)更新及靈活的License選擇

優(yōu)點(diǎn)：·新的 Sigrity 4-Pack并行及分布式計(jì)算(Parallel Computing 4-pack)能實(shí)現(xiàn)高效的產(chǎn)品創(chuàng)新，滿足Sign-off精度要求下，提取PCB互連模型達(dá)到3倍加速;·更新的電源感知信號完整性 (SI)支持 LPDDR4分

電子設(shè)計(jì)自動化
2015-01-29

cadence
UMC聯(lián)華電子與Cadence合作提供28nm設(shè)計(jì)參考流程適用以ARM Cortex-A7 基于MPCore的系統(tǒng)級芯片

亮點(diǎn)：·設(shè)計(jì)流程包括Cadence Encounter數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)、Tempus時(shí)序Signoff解決方案、Voltus IC電源完整性解決方案、Quantus QRC寄生參數(shù)提取解決方案、物理驗(yàn)證系統(tǒng)、Litho物理分析儀和CMP預(yù)報(bào)器。&middot

電子設(shè)計(jì)自動化
2015-01-22

cadence
Protel 原理圖/PCB到Cadence的數(shù)據(jù)轉(zhuǎn)換

隨著PCB設(shè)計(jì)的復(fù)雜程度和高速PCB設(shè)計(jì)需求的不斷增加，越來越多的PCB設(shè)計(jì)者、設(shè)計(jì)團(tuán)隊(duì)選擇Cadence的設(shè)計(jì)平臺和工具。但是，由于沒有 Protel數(shù)據(jù)到Cadence數(shù)據(jù)直接轉(zhuǎn)換工具，

嵌入式硬件
2014-10-19

PCB 原理圖 Protel CADENCE
Cadence IP組合和工具支持臺積電新的超低功耗平臺

Cadence為先進(jìn)的低功耗移動消費(fèi)產(chǎn)品提供關(guān)鍵IP和設(shè)計(jì)工具Cadence設(shè)計(jì)系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計(jì)工具可支持臺積電全新的超低功耗(ULP)技術(shù)平臺。該ULP平臺涵蓋了提供多種省電方式的多個(gè)工藝

廠商動態(tài)
2014-10-08

超低功耗臺積電 IP CADENCE
Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合

令設(shè)計(jì)者受益于先進(jìn)制程的更高性能、更低功耗以及更小設(shè)計(jì)面積Cadence設(shè)計(jì)系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比

廠商動態(tài)
2014-10-08

臺積電 IP CADENCE FINFET
Cadence數(shù)字與定制/模擬工具通過臺積電16FF+制程的認(rèn)證

雙方在10納米FinFET工藝上的合作可使客戶即刻啟動設(shè)計(jì)Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納

廠商動態(tài)
2014-10-08

模擬臺積電 CADENCE FINFET
臺積電采用Cadence的16納米FinFET單元庫特性分析解決方案

Virtuoso Liberate特性分析解決方案搭配Spectre電路模擬器倍增16納米FinFET單元庫的特性分析速度亮點(diǎn)：• 輸出單元庫符合臺積電對16納米FinFET STA關(guān)聯(lián)性的嚴(yán)格的精度目標(biāo)• Cadence的16納米FinFET v1.0單元

半導(dǎo)體
2014-10-08

臺積電特性分析 CADENCE FINFET
工程師離不開的那些電路設(shè)計(jì)工具

EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動

嵌入式硬件
2014-09-18

工程師電路設(shè)計(jì) MDASH CADENCE
Cadence Voltus-Fi:晶體管級EMIR分析技術(shù)

提到 Cadence，出現(xiàn)在我們腦海中的第一個(gè)詞應(yīng)該就是“創(chuàng)新”了，Cadence 是一家全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司，那么今天我們就一起了解一下 Cadence 最新發(fā)布的 Vol

電源-LED驅(qū)動
2014-08-18

晶體管電源完整性 EMI CADENCE
Cadence發(fā)布高端芯片設(shè)計(jì)工具Voltus Fi

時(shí)值Cadence一年一度的用戶大會CDNLive 2014期間，該公司向全球發(fā)布了一款最新電源管理產(chǎn)品Voltus Fi定制電源完整性解決方案。作為2013年11月發(fā)布的設(shè)計(jì)簽收方案電源管理Voltus 平臺的補(bǔ)充，實(shí)現(xiàn)了對定制化和模擬IC

電子設(shè)計(jì)自動化
2014-08-14

晶體管芯片設(shè)計(jì) 布局布線 CADENCE
Cadence Voltus-Fi:晶體管級EMIR分析技術(shù)

提到Cadence，出現(xiàn)在我們腦海中的第一個(gè)詞應(yīng)該就是“創(chuàng)新”了，Cadence是一家全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司，那么今天我們就一起了解一下Cadence最新發(fā)布的Voltus-Fi定制型電源完整性解決方案。8月5日，Cadenc

21ic專訪
2014-08-14

晶體管電源完整性 EMI CADENCE
Cadence推出Voltus-Fi定制型電源完整性解決方案提供SPICE級精度晶體管級電源簽收解決方案

亮點(diǎn)：· 采用Spectre加速并行仿真器APS進(jìn)行SPICE級仿真，提供一流的晶體管級EMIR精度。完善了Cadence的電源簽收解決方案。· 為業(yè)界先進(jìn)制程的FinFET工藝提供

電源
2014-08-06

晶體管電源完整性 CADENCE SPICE
Cadence采用全新可支持電學(xué)感知設(shè)計(jì)的Virtuoso版圖套件

【中國，2013年7月15日】—— 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ:CDNS) 今天宣布推出用于實(shí)現(xiàn)電學(xué)感知設(shè)計(jì)的Virtuoso®版圖套件，它是一種

嵌入式硬件
2014-07-11

工程師 MDASH CADENCE VIRTUOSO
東芝為65nm以后工藝導(dǎo)入美國Cadence的參數(shù)提取工具

【導(dǎo)讀】東芝為65nm以后工藝導(dǎo)入美國Cadence的參數(shù)提取工具上方為目前的流程，下方為將來的流程　上方左起第二個(gè)方框（DVIP）是CMP模擬器。將來模擬器將嵌入QRC Extraction中。數(shù)據(jù)提供：美國Cadence。

半導(dǎo)體
2014-06-09

東芝 BSP CADENCE 65NM
統(tǒng)一IC功率標(biāo)準(zhǔn)前途不明

【導(dǎo)讀】統(tǒng)一IC功率標(biāo)準(zhǔn)前途不明 IC設(shè)計(jì)師想要在整個(gè)設(shè)計(jì)與驗(yàn)證過程中利用一種標(biāo)準(zhǔn)方法來描述其功率設(shè)計(jì)意圖，但是EDA供應(yīng)商間持續(xù)的競爭卻惡化了統(tǒng)一低功耗描述標(biāo)準(zhǔn)的建立。目前，符合整個(gè)行業(yè)要求的

半導(dǎo)體
2014-06-09

EDA IC BSP CADENCE
Cadence助力飛思卡爾流程設(shè)計(jì)提升

【導(dǎo)讀】Cadence助力飛思卡爾流程設(shè)計(jì)提升全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今天宣布飛思卡爾半導(dǎo)體公司已經(jīng)采用Cadence(r) Analog Mixed Signal (AMS) Methodology Kit。飛思卡爾已經(jīng)采用AMS Met

半導(dǎo)體
2014-06-09

飛思卡爾 BSP CADENCE AMS
PCB設(shè)計(jì)高速發(fā)展 Allegro 16.6助力布局優(yōu)化

【導(dǎo)讀】科通集團(tuán)日前在北京、上海、深圳召開Cadence Allegro 16.6技術(shù)研討會，與工程師分享Cadence Allegro 16.6的最新功能特點(diǎn)?？仆瘓F(tuán)表示，將以本地化的優(yōu)質(zhì)服務(wù)，把Cadence Allegro 16.6的優(yōu)勢與本土需求結(jié)合

半導(dǎo)體
2014-06-06

PCB設(shè)計(jì) BSP CADENCE ALLEGRO
Cadence最新版PCB解決方案輕松應(yīng)對三大趨勢

【導(dǎo)讀】Cadence近日宣布推出最新版PCB解決方案Allegro/OrCAD 16.6。該公司中國區(qū)VAR&SPB部銷售經(jīng)理熊文表示，新版本在應(yīng)對PCB設(shè)計(jì)的小型化、高速化、智能化、以及提升團(tuán)隊(duì)協(xié)同設(shè)計(jì)效率方面實(shí)現(xiàn)了長足的進(jìn)步。摘

半導(dǎo)體
2014-06-06

PCB CADENCE ORCAD ALLEGRO
PCB未來設(shè)計(jì)將趨向高速、高密度發(fā)展

【導(dǎo)讀】科通集團(tuán)日前在北京、上海、深圳召開Cadence Allegro 16.6技術(shù)研討會，與工程師分享Cadence Allegro 16.6的最新功能特點(diǎn)。科通集團(tuán)表示，將以本地化的優(yōu)質(zhì)服務(wù)，把Cadence Allegro 16.6的優(yōu)勢與本土需求結(jié)合

半導(dǎo)體
2014-06-06

PCB BSP CADENCE ALLEGRO

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huanxf
oschinanet
jeakjiang
潛力變實(shí)力
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快意恩仇
huihua001
yzdxzhangbo
zyx818102
dqly5
gaofei207
jinwandalaohu
lixiang69
fangmailbox
太陽系的天體
qmei2008

CADENCE

Cadence為ARM高端移動IP套件提供完整的解決方案

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Cadence IP組合和工具支持臺積電新的超低功耗平臺

Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合

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臺積電采用Cadence的16納米FinFET單元庫特性分析解決方案

工程師離不開的那些電路設(shè)計(jì)工具

Cadence Voltus-Fi:晶體管級EMIR分析技術(shù)

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Cadence Voltus-Fi:晶體管級EMIR分析技術(shù)

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東芝為65nm以后工藝導(dǎo)入美國Cadence的參數(shù)提取工具

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