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FPGA

我要報(bào)錯(cuò)
FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。

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  • DSP和FPGA在汽車電子中的廣泛應(yīng)用

    1 　引言　　20世紀(jì)末，全球范圍內(nèi)興起的信息革命浪潮，為汽車工業(yè)的突破性發(fā)展提供了千載難逢的機(jī)遇，信息技術(shù)的廣泛應(yīng)用是解決汽車帶來(lái)的諸如交通擁擠、交通安全、環(huán)境污染、能源枯竭等問(wèn)題的最佳途徑。同時(shí)，隨著

  • 利用串行RapidIO實(shí)現(xiàn)FPGA協(xié)處理

    為了支持“三重播放”應(yīng)用，人們對(duì)高速通信和超快速計(jì)算的需求日益增大，這向系統(tǒng)開(kāi)發(fā)師、算法開(kāi)發(fā)師和硬件工程師等人員提出了新的挑戰(zhàn)，要求他們將各種標(biāo)準(zhǔn)、組件和聯(lián)網(wǎng)設(shè)備融合成一個(gè)整體

  • 基于FPGA的高速定點(diǎn)FFT算法的設(shè)計(jì)方案

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  • 基于FPGA的光電抗干擾電路設(shè)計(jì)方案

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  • FC-AL系統(tǒng)中FPGA的彈性緩存設(shè)計(jì)

    引 言一個(gè)簡(jiǎn)化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機(jī)端從接收到的來(lái)自串行鏈路的比特流中提取時(shí)鐘信號(hào)Clk1，作為其工作時(shí)鐘源；而發(fā)送機(jī)端采用本地晶振和鎖相環(huán)產(chǎn)生的時(shí)鐘Clk2，作為其工作時(shí)鐘源。接收機(jī)在時(shí)鐘Clk1的

  • FPGA硬件系統(tǒng)的調(diào)試方法

    FPGA硬件系統(tǒng)的調(diào)試方法

  • 低功耗FPGA電子系統(tǒng)優(yōu)化方法

    首先與實(shí)測(cè)系統(tǒng)功耗進(jìn)行對(duì)比，驗(yàn)證了Xilinx公司ISE軟件包中FPGA功耗估算工具XPower的準(zhǔn)確性。然后對(duì)FPGA設(shè)計(jì)中影響系統(tǒng)功耗的幾個(gè)相互關(guān)聯(lián)的參數(shù)進(jìn)行取樣，通過(guò)軟件估算不同樣點(diǎn)下的系統(tǒng)功耗，找到功耗最低的取樣點(diǎn)，得到最佳設(shè)計(jì)參數(shù)，從而達(dá)到優(yōu)化系統(tǒng)設(shè)計(jì)的目的。實(shí)驗(yàn)中通過(guò)這種方法，在一個(gè)FPGA讀寫(xiě)SRAM的系統(tǒng)中，在單位時(shí)間讀寫(xiě)操作數(shù)固定的條件下，選取了讀寫(xiě)頻率與讀寫(xiě)時(shí)間占空比這兩個(gè)參數(shù)來(lái)優(yōu)化系統(tǒng)功耗。最終測(cè)試數(shù)據(jù)證明了該方法的正確性。

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    Altera公司宣布，公司的Cyclone III LS FPGA得到了電子行業(yè)編輯們的高度認(rèn)同。EDN、《嵌入式計(jì)算設(shè)計(jì)》（Embedded Computing Design）以及OpenSystems媒體的編輯對(duì)Altera Cyclone III LS FPGA在低功耗、高密度和小外

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  • 基于NiosⅡ軟核的車輛牌照識(shí)別系統(tǒng)研制

    智能交通管理系統(tǒng)是21 世紀(jì)道路交通管理的發(fā)展趨勢(shì)。利用網(wǎng)絡(luò)和GPRS 通信, 牌照自動(dòng)識(shí)別監(jiān)控系統(tǒng)能夠自動(dòng)、實(shí)時(shí)地檢測(cè)車輛、識(shí)別汽車牌照, 從而實(shí)現(xiàn)道路交通智能化管理。由于傳統(tǒng)的PC機(jī)+ 算法的設(shè)計(jì)結(jié)構(gòu)體積大, 不能滿足便攜的要求, 更不適合露天使用; 而采用通用的DSP 芯片組成的系統(tǒng), 外圍電路較復(fù)雜, 設(shè)計(jì)與調(diào)試都要較長(zhǎng)的時(shí)間, 且系統(tǒng)的可擴(kuò)展性不好。利用32 位Nios Ⅱ軟核處理器在FPGA 上完成設(shè)計(jì), 減小了系統(tǒng)的體積, 而且在PC機(jī)上開(kāi)發(fā)的程序可移植到Nios Ⅱ處理器上, 實(shí)現(xiàn)了片上系統(tǒng)。采用Nios Ⅱ處理器的自定義指令, 用硬件實(shí)現(xiàn)部分算法, 大大提高了數(shù)據(jù)的處理速度, 保證了較好的實(shí)時(shí)性。在外圍電路不變的情況下, 通過(guò)更新FPGA 內(nèi)部的電路設(shè)計(jì), 能使系統(tǒng)功能升級(jí)和增強(qiáng)。下面介紹一種基于Nios Ⅱ軟核的車輛牌照識(shí)別系統(tǒng)的自行研制。

  • 基于FPGA的掃頻信號(hào)源的研究與設(shè)計(jì)

    介紹掃頻電路和DDS技術(shù)的原理，利用FPGA設(shè)計(jì)一個(gè)以DDS技術(shù)為基礎(chǔ)的掃頻信號(hào)源，給出用Verilog語(yǔ)言編程的實(shí)現(xiàn)方案和實(shí)現(xiàn)電路。并通過(guò)采用流水線技術(shù)提高了相位累加器的運(yùn)算速度，通過(guò)改進(jìn)ROM壓縮算法以減小存儲(chǔ)器的容量，完成了對(duì)整個(gè)系統(tǒng)的優(yōu)化設(shè)計(jì)。運(yùn)用QuartusⅡ軟件仿真驗(yàn)證了程序設(shè)計(jì)的正確性，最終在硬件電路上實(shí)現(xiàn)了該掃頻信號(hào)源。

  • 基于FPGA和MB86S02的數(shù)字圖像處理系統(tǒng)設(shè)計(jì)

    介紹了基于SOPC技術(shù)的嵌入式數(shù)字圖像處理系統(tǒng)的設(shè)計(jì)方法，該系統(tǒng)以Alteral公司的Nios嵌入式軟件處理器為核心來(lái)分別對(duì)圖像的采集、存儲(chǔ)，圖像處理，顯示等功能模塊進(jìn)型結(jié)構(gòu)設(shè)計(jì)，最后把處理數(shù)據(jù)通過(guò)網(wǎng)絡(luò)發(fā)送到接收端，從而完成了利用嵌入式系統(tǒng)和Internet技術(shù)的信息溝通。

  • 理解FPGA 中的壓穩(wěn)態(tài)

    理解FPGA 中的壓穩(wěn)態(tài) 本白皮書(shū)介紹FPGA 中的壓穩(wěn)態(tài)，為什么會(huì)出現(xiàn)這一現(xiàn)象，它是怎樣導(dǎo)致設(shè)計(jì)失敗的。介紹怎樣計(jì)算壓穩(wěn)態(tài)MTBF，重點(diǎn)是對(duì)結(jié)果造成影響的各種器件和設(shè)計(jì)參數(shù)。 引言 當(dāng)信號(hào)在不相關(guān)或者異步時(shí)鐘域

  • 在40G/100G 應(yīng)用中使用10-Gbps收發(fā)器

    本白皮書(shū)介紹向100G 接口過(guò)渡的關(guān)鍵推動(dòng)力量，以及怎樣利用FPGA 特有的功能來(lái)實(shí)現(xiàn)這一高速接口。數(shù)據(jù)中心以及核心網(wǎng)系統(tǒng)中新出現(xiàn)的40GbE 和100GbE 標(biāo)準(zhǔn)主要依靠FPGA 來(lái)鏈接本系統(tǒng)和其他協(xié)議的基礎(chǔ)設(shè)備。Stratix IV

  • 28nm下求變革，Altera三大技術(shù)創(chuàng)新欲開(kāi)啟FPGA新時(shí)代

    “市場(chǎng)對(duì)于高帶寬的需求越來(lái)越迫切，傳統(tǒng)摩爾定律顯然無(wú)法完全解決現(xiàn)階段的問(wèn)題。高帶寬，低功耗，小面積。。?！?Altera公司產(chǎn)品及企業(yè)市場(chǎng)副總裁Vince Hu指出，“Altera正在試圖用全新的方式來(lái)改變這一切”。事實(shí)上

  • 采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現(xiàn)創(chuàng)新設(shè)計(jì)

    人們對(duì)寬帶服務(wù)的帶寬要求越來(lái)越高，促使芯片供應(yīng)商使用更多的高速串行收發(fā)器。因此，下一代應(yīng)用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種設(shè)備中集成了多種協(xié)議和服務(wù)。以太網(wǎng)等迅速發(fā)展的標(biāo)準(zhǔn)以及對(duì)提高

  • 基于CAN核的四冗余通信板設(shè)計(jì)與仿真

    本文設(shè)計(jì)的CAN總線通信板完成了PC／104與CAN總線的通信轉(zhuǎn)換，改變了傳統(tǒng)的應(yīng)用CAN控制器加外部控制器的設(shè)計(jì)方法，在設(shè)計(jì)CAN核的基礎(chǔ)上，將通信板中所有數(shù)字信號(hào)處理部分都放在FPGA內(nèi)部來(lái)實(shí)現(xiàn)，使通信速度得到很大提高。無(wú)論是在傳輸速率還是在抗干擾、抗震性等方面，CAN核應(yīng)用的綜合性能都得到了很大的提高。