
NetSpeed的片上系統(tǒng)總線設計理念是將互聯(lián)網(wǎng)的網(wǎng)絡拓撲思想映射到芯片內(nèi)部的設計中。即采用數(shù)據(jù)路由和分組交換技術替代傳統(tǒng)總線結構,旨在從架構上解決由于地址空間有限導致的傳統(tǒng)總線結構可擴展性差,分時通訊引起的通訊效率低下,以及全局時鐘同步引起的功耗和面積較大等問題。
摘要:通過分析ISO/IEC 7816-3傳輸協(xié)議,設計該符合協(xié)議標準的接觸式智能卡控制器,實現(xiàn)對字符傳輸和塊傳輸這兩種不同傳輸方式的智能卡的支持。該控制器集成于基于AMBA總線的Garfield系列
芯片供應商正將其重點轉向中端到高端解決方案,以迎合推出高性價機型機型比戰(zhàn)略的要求。這一戰(zhàn)略可能導致入門級智能手機SoC出貨量繼續(xù)下滑,甚至被市場所淘汰。
硅產(chǎn)品知識產(chǎn)權(SIP)平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權廠商CEVA公司推出高能效1 GHz DSP內(nèi)核CEVA-X1643,新產(chǎn)品可提升有線和無線通信、安防監(jiān)控、便攜多媒體等廣泛應用。
硅產(chǎn)品知識產(chǎn)權(SIP)平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權廠商CEVA公司推出高能效1 GHz DSP內(nèi)核CEVA-X1643,新產(chǎn)品可提升有線和無線通信、安防監(jiān)控、便攜多媒體等廣泛應用.
UltraSoC和Imperas今日宣布:雙方將達成一項廣泛的合作,為多核系統(tǒng)級芯片(SoC)開發(fā)人員提供結合了嵌入式分析技術和虛擬平臺技術的強大組合。根據(jù)協(xié)議條款,UltraSoC將把Imperas開發(fā)環(huán)境的關鍵元素納入其提供的工具中,從而為設計人員提供一個統(tǒng)一的系統(tǒng)級預處理和后處理芯片開發(fā)流程,顯著地縮減了產(chǎn)品開發(fā)時間和整體開發(fā)成本。
1 引言 可測試設計(DFT)是適應集成電路的發(fā)展要求所出現(xiàn)的一種技術,主要任務是對電路的結構進行調(diào)整,提高電路的可測性,即可控制性和可觀察性。按測試結構分,目前比較成熟的技術主要有測試點
嵌入式系統(tǒng)一般分為兩大類:需要硬實時性能的;和不需要硬實時性能的。過去,我們不得不做出艱難 抉擇,即選擇實時操作系統(tǒng)的性能還是我們鐘愛的 Linux 系統(tǒng)的豐富特性,然后努力彌補不足之處。
今日,NetSpeed Systems宣布推出業(yè)界首款以人工智能為基礎的SoC芯片內(nèi)部互連解決方案Orion AI。該方案支持多播與廣播等先進特性,能極大提升人工智能SoC與加速器ASIC的性能與效率,可廣泛應用于數(shù)據(jù)中心、自動駕駛、AR/VR,以及先進視頻分析。
要想充分發(fā)揮多核以及多處理解決方案的潛能,僅僅擁有高性能的芯片是不夠的,還需要采用新的編程方法、調(diào)試方法和工具。在傳統(tǒng)上,JTAG調(diào)試技術主要是用于硬件Bring-Up,如今也常常被用于配合基于代理的調(diào)試(agent-based debugging)。然而,在多核和多處理的環(huán)境中,片上調(diào)試(on-chip debugging)正在扮演著越
為新的ASIC/SOC選擇最優(yōu)嵌入式存儲器IP是設計決策的關鍵。設計師應了解適用于其特定應用程序的最佳存儲器特性的所有關鍵參數(shù),其尋求的存儲器IP應具有足夠的適應性,可滿足目標SoC的各種需求。盡管有現(xiàn)成的免費存儲器IP可供使用,但與可為特定應用程序提供更好特性的收費IP相比,它并不能總是提供最佳解決方案。
電壓調(diào)節(jié)技術與頻率調(diào)節(jié)技術的結合使用為時鐘切換添加了新原則,以確保新時鐘頻率擁有安全的電壓電平。此外,電壓調(diào)節(jié)功能需要在SoC內(nèi)創(chuàng)建電壓域。這將在兩個可變電壓域之間或可變電壓域和靜態(tài)電壓域之
對于選購一臺手機而言,我們除了注重外觀、設計、屏幕大小之外,性能當然是必然著重考慮的因素,就像一般用戶買汽車,并不會選擇用30萬去買一個0.6排量的車子(非混/電動),
跳變點是所有重要時序分析工具中的一個重要概念。跳變點被時序分析工具用來計算設計節(jié)點上的時延與過渡值。跳變點的有些不同含義可能會被時序分析工程師忽略。而這在SOC設計后期,也就是要對時序簽字時可能會導致問
預制與定制FPGA式原型板加入?yún)f(xié)同仿真(co-emulation and co-simulation)功能,能夠提供高速、高能見度平臺,實現(xiàn)SoC的快速、早期驗證。 系統(tǒng)芯片(SoC)設計的規(guī)模與復雜度不斷地攀升。同時,產(chǎn)品在市場上的存活時間不
為減少在印制電路板(PCB)設計中的面積開銷,介紹一種Flash結構的現(xiàn) 場可編程門陣列(FPGA)器件,進而介紹采用該器件搭建基于先進精簡指令集機器(ARM)的片上系統(tǒng)(SOC)電路的設計方法,該方法按照高級微控制器總
對于工業(yè)和汽車系統(tǒng)中使用的先進 SoC (片內(nèi)系統(tǒng)) 解決方案而言,功率預算持續(xù)地攀升。接連推出的每一代 SoC 都增添了高功耗器件并提升了數(shù)據(jù)處理速度。這些器件需要可靠的電源,包括用于內(nèi)核的 0.8V,用于 DDR3 和 LPDDR4 的 1.2V 和 1.1V,以及用于外設和輔助組件的 5V、3.3V 和 1.8V。
設計正變得日益復雜,越來越多的設計包含了處理器 - 甚至包含多個處理器。由于處理器是設計不可分割的一部分,因此我們必須驗證在處理器上運行的軟件與設計的其它部分之間的交互,這一點非常重要。軟件對當今系統(tǒng)的運作至關重要,因而在實驗室中原型芯片完成之前,對硬件/軟件邊界的驗證和確認不容出現(xiàn)任何延遲。至少,驗證團隊必須完成這項任務,并且自行承擔風險。相信我們都聽說過一些嚴重錯誤的場景,例如,團隊在實驗室中發(fā)現(xiàn),處理器的總線與設計的連接順序接反了,或者處理器從低功耗模式下再無法上電啟動。
引入支持Zigbee功能以進一步擴展Nordic低功耗短距離連接組合,其中包括針對藍牙5、藍牙 Mesh和Thread的解決方案
2018年4月26日,美國,圣何塞——全球領先的人機界面解決方案開發(fā)商Synaptics,今日宣布其適用于USB Type-C耳機的第二代AudioSmart® 數(shù)字耳機SoC解決方案現(xiàn)與一家主要OEM廠商實現(xiàn)批量生產(chǎn),并與其他多家智能手機制造商實現(xiàn)設計導入。作為消除傳統(tǒng)3.5mm模擬接口耳機插孔趨勢的領導廠商,華為采用了全新的Synaptics CX2198x系列用于其旗艦機型P20及P20 Pro智能手機。得益于低功耗、低成本以及業(yè)界領先的高解析音頻支持等特性,Synaptics AudioSmart CX2198x USB編解碼器系列是智能手機標配出貨的理想選擇。